EURIPIDES European Intellectual Property In Designing Electronic Systems

Ziele

Einleitung

Die Fortschritte im Bereich der Produktionstechnik haben in den vergangenen Jahren zu einer immensen Steigerung der Integrationsdichte mikroelektronischer Schaltungengeführt. Hierdurch ist es möglich, zunehmend komplexere Systeme auf einem Chip zu realisieren. Demgegenüber ist die Leistungsfähigkeit von Entwurfsmethoden und -werkzeugen in wesentlich weniger starkem Maße als die verfügbare Integrationsdichte eines Chips gestiegen, so dass bereits heute eine markante "Produktivitätslücke" existiert. Setzt sich dieser Trend weiter fort, so werden, entsprechend einer Studie der Semiconductor Industry Assosiation (SIA), im Jahr 2000 400 Mann-Jahre an Entwicklungsaufwand nötig sein, um einen Chip zu entwerfen.

 

Ziel des MEDEA-Forschungsprojektes EURIPIDES ist es, diese Lücke durch die Erforschung und Entwicklung geeigneter Entwurfsmethoden und -werkzeuge zu schließen. Als zentrale Lösungsmöglichkeit wird hierbei die Wiederverwendung gesehen. Diese kann, eingesetzt in Kombination mit abstrakteren Entwurfsbeschreibungen, die Produktivität bis zur Jahrtausendwende um einen Faktor von 5 bis 10 steigern. Dementsprechend ist die Entwicklung von Methoden und Werkzeugen, die den Entwurf und die Anwendbarkeit wiederverwendbarer Schaltungskomponenten unterstützen, ein Schwerpunkt des Projektes.

Ein wichtiges Merkmal moderner integrierter Schaltungskomponenten in Hinsicht auf ihre Wiederverwendbarkeit ist ihre Verlustleistungsaufnahme. Ursache hierfür ist, dass die Leistungsaufnahme in zunehmendem Maße die Kosten und Marktakzeptanz elektronischer Systeme beeinflusst. Dies gilt nicht nur - aber insbesondere - für mobile Anwendungen, bei denen die durchschnittliche Verlustleistung ein entscheidendes Produktmerkmal ist.

 

Methoden und Modelle, die eine effiziente Ermittlung und Beschreibung der Verlustleistungsaufnahme einer Schaltungskomponente bereits in einer frühen Phase des Entwurfs erlauben, sind folglich von entscheidender Bedeutung, um die Wiederverwendbarkeit und damit die Entwurfseffizienz zu erhöhen.

 

Einbindung von OFFIS in das Projekt

Ziel der Aktivitäten von OFFIS im Rahmen des Projekts ist die Entwicklung von Verfahren und Werkzeugen, die eine automatische Generierung von Verlustleistungsmodellen fürintegrierte Schaltungskomponenten erlauben. Anwendung finden solche Modelle in Software-Werkzeugen, die eine Simulation und Optimierung des Energiebedarfs bereits in einem frühen Stadium des Entwurfs erlauben. Die Entwicklung solcher Simulations- und Optimierungswerkzeuge ist Gegenstand eines übergeordneten Forschungs- und Entwicklungsvorhabens am Institut OFFIS, in dessen Rahmen das Software-Paket ORINOCO (OFFIS Research INstitute pOwer Characterizer, Estimator and Optimizer) entsteht. Weitere Informationen zu diesem Werkzeug und zu den Zielen eines korrespondierenden Forschungsvorhabens (PEOPLE) finden sie in der Projektbeschreibung "Verlustleistungsanalyse von Algorithmen". Von zentraler Bedeutung bei der Modellentwicklung ist die Berücksichtigung entwurfstechnischer Eigenschaften solcher Komponenten, wie beispielsweise der Parametrisierbarkeit in Abhängigkeit von der Eingangswortbreite. Darüber hinaus muss eine Unterstützung von typischen schaltungstechnischen Optimierungsmaßnahmen sichergestellt sein.

 

Bisherige Ergebnisse

Im Rahmen der bisherigen Arbeiten wurde ein Verfahren zur Modellierung und automatischen Generierung von Simulationsmodellen entwickelt. Das Verfahren umfasst Technikenzur Ermittlung von charakteristischen Abhängigkeitsmerkmalen einer Komponente, einen parametrisierbaren Modellierungsansatz sowie ein Verfahren zur automatischen Modellgenerierung. Zur Anwendung kommen hierbei Methoden der Datenanalyse und statistischen Modellbildung. Darüber hinaus wurde ein Schnittstellenkonzept entworfen, dass eine effiziente und flexible Anbindung der Modelle an entsprechende Simulationswerkzeuge erlaubt. Die entwickelten Verfahren wurden formalisiert und in ein entsprechendes prototypisches Software-Werkzeug umgesetzt. Derzeit erfolgt eine Evaluierung der entwickelten Werkzeuge im Rahmen entsprechender Verbundprojekte.

 

Ausblick

Die aktuellen und weiteren Arbeiten im Projekt haben das Ziel, die Abschätzungsgenauigkeit und die Simulationseffizienz der Modelle zu erhöhen. Darüber hinaus wird an derVerbesserung der Handhabbarkeit des Werkzeugs sowie einer Erweiterung der Funktionalität gearbeitet. Ausgangspunkt sind hierbei die Ergebnisse der oben genannten Evaluierung durch industrielle Projektpartner.

Personen

Wissenschaftliche Leitung

Publikationen
A new parameterizable power macro-model for datapath components

von Cölln (Jochens), Gerd and Kruse, Lars and Schmidt, Eike and Nebel, Wolfgang; 001 / 1999

Power-simulation of cell based ASICs: accuracy- and performance trade-offs.

Rabe, Dirk and von Cölln (Jochens), Gerd and Kruse, Lars; 001 / 1998

VHDL Power Simulator

Kruse, Lars and Rabe, Dirk and Nebel, Wolfgang; 001 / 1997

Test-IC for Power Consumption Analysis

von Cölln (Jochens), Gerd and Rabe, Dirk and Timmermann, Bernd and Nebel, Wolfgang; 001 / 1996

Laufzeit

Start: 01.01.2000
Ende: 31.12.2002