OFFIS Synthesewerkzeug übersetzt SystemC nach VHDL

01.03.2007 Aktuelles

Über den Einstieg in den Entwurf auf immer höheren Abstraktionsniveaus wird es möglich, die Entwicklungszeiten und damit verbunden die Kosten zu reduzieren. SystemC spielt dabei zunehmend eine wesentliche Rolle. " Nicht nur in der Modellierung, sondern auch als Beschreibungssprache für die Synthese, verspüren wir ein zunehmendes Interesse an SystemC in der Community und insbesondere bei unseren Industriepartnern" erläutert Dr. Jens Appell, Bereichsleiter des Forschungsbereiches HS im OFFIS "Dabei wird der vermeintliche Umweg über VHDL durchaus positiv gesehen. So können im Anschluss an die SystemC-Modellierung die vertrauten EDA-Werkzeuge für Test und Optimierung des Implementierungsmodells eingesetzt werden."
OFFIS hat daher einen Tool Prototypen entwickelt, der einerseits SystemC Beschreibungen in synthetisierbares VHDL überführt und dabei zugleich die bei OFFIS entwickelten SystemC Spracherweiterungen, genannt OSSS und OSSS+R einer VHDL Synthese zugänglich macht.
Der Tool Prototyp wurde im Rahmen der Forschung in überwiegend EU finanzierten und von OFFIS koordinierten EU-Projekten entwickelt. Dr. Frank Oppenheimer, Gruppenleiter der Gruppe "System Design Methodology" des OFFIS Bereichs HS erläutert die Entwicklung: "Im EU-Projekt ODETTE haben wir uns der Frage gestellt, wie Objektorientierung im Hardware-Entwurf realisiert werden kann. Aktuell integrieren wir die effiziente Synthese von Transaction Level Modellen in das Werkzeug und erweitern die Syntheseverfahren und Werkzeuge mit dem im Sommer gestarteten Projekt ANDRES auf dynamisch rekonfigurierbare Technologien."und ergänzt: "Unser aktueller Tool-Prototyp unterstützt bereits alle wesentlichen Teile des SystemC Synthesisable Subset (Draft) der OSCI inklusive der Synthese von C++ Klassen, Vererbung und Templates".
Der aktuelle Stand des Tools wird auf der Date 2007 in Nizza auf dem ECSI-Booth (M12) vorgestellt.