JESSI Verlustleistungsanalyse integrierter Schaltungen (Sorry - only available in german!)

Goal

Mit jeder neuen Generation der Halbleitertechnik konnte eine immer größere Funktionalität auf einem einzigen Chip integriert werden. Als neue Hürde für eine noch höhere Integrationsdichte hat sich der Stromverbrauch dieser Schaltungen herausgestellt. Um die für moderne Anwendungen erforderliche Rechenleistung und Portabilität kostengünstig zur Verfügung stellen zu können, sind neue Schaltungstechniken und Entwurfswerkzeuge zur Minimierung der Verlustleistung notwendig. In enger Zusammenarbeit mit Philips Research, Eindhoven beschäftigt sich OFFIS mit der Verlustleistungsoptimierung integrierter Schaltungen.

 

Zielsetzung.

Mit jeder neuen Generation der Halbleitertechnikkonnte eine immer größere Funktionalität auf einem einzigen Chip integriert werden. Als neue Hürde für eine noch höhere Integrationsdichte hat sich der Stromverbrauch dieser Schaltungen herausgestellt. Um die für moderne Anwendungen erforderliche Rechenleistung und Portabilität kostengünstig zur Verfügung stellen zu können, sind neue Schaltungstechniken und Entwurfswerkzeuge zur Minimierung der Verlustleistung notwendig. In enger Zusammenarbeit mit Philips Research, Eindhoven beschäftigt sich OFFIS mit der Verlustleistungsoptimierung integrierter Schaltungen.

 

Arbeitsprogramm.

Bei den heute überwiegend eingesetzten CMOS-Schaltungen ist der Stromverbrauch hauptsächlich an die Aktivität der Schaltung gebunden. Diese Abhängigkeit erfordert bei der Analyse und Optimierung einer Schaltung eine Berücksichtigung des dynamischen Verhaltens. Hierzu implementiert OFFIS einen Aktivitätsanalysator, der auf einem stochastischen Verfahren basiert. Dadurch lassen sich unendlich viele mögliche logische Stimuli in einem stochastischen Stimulus repräsentieren und simulieren. Hieraus resultiert eine sehr schnelle Bestimmung der Schaltungsaktivitäten. Bei der großen Anzahl an zu untersuchenden Schaltungsalternativen ist dieses Geschwindigkeitskriterium besonders wichtig.

 

Das Ergebnis der Optimierung auf der Logikebene ist eine Gatternetzliste. Hierfür muß eine präzisere Schaltungsvalidierung bezüglich des Verlustleistungskonsums unter Berücksichtigung der verfeinerten Kenntnis von Schaltungsdetails erfolgen. Ein Schwerpunkt wird hierbei auf die Berücksichtigung von unvollständigen Signalübergängen (Glitches) gelegt, die signifikant die Verlustleistung beeinflussen können und in bisherigen Ansätzen nicht oder nur unzureichend berücksichtigt sind. Hierfür wurde ein spezielles Modell entwickelt, mit dessen Hilfe auf der Logikebene neben den herkömmlichen kompletten Übergängen auch Glitches berücksichtigt werden können. Ein auf dieser Modellierung basierender Simulator wurde im Rahmen dieses Projektes implementiert.

Persons
Publications
Low power Design of Deep Submicron Electronics

Nebel, Wolfgang and Mermet, J.; 001 / 1997

Power estimation at the logic level

Nebel, Wolfgang and Mermet, Jean P.; Low power design in deep submicron electrnics; 001 / 1997

A New Approach in Gate-Level Glitch Modelling

Rabe, Dirk and Nebel, Wolfgang; 001 / 1996

Comparison of Different Gate Level Glitch Models

Rabe, Dirk and Fiuczynski, B. and Kruse, Lars and Welslau, A. and Nebel, W.; 001 / 1996

Generation of Binary Patterns with Given Spatiotemporal Correlations

Radetzki, Martin and Timmermann, Bernd and Rabe, Dirk and Nebel, Wolfgang; 001 / 1996

Charakterisierung von Standard-CMOS-Bibliotheken.

Soetopo, Toto Margono; 005 / 1995

CMOS Library-Characterization for Power Consumption

Rabe, Dirk and Timmermann, Bernd and Nebel, Wolfgang; 001 / 1994

Models for Power Dissipation of ASIC Cells

Nebel, Wolfgang and Rabe, Dirk and Timmermann, Bernd; 001 / 1994

Accurate Model for Current-Consumption in CMOS-Combinational logic Networks

Rabe, Dirk and Nebel, Wolfgang and Riege, M.; 001 / 1993

Duration

Start: 31.12.1999
End: 30.12.2000